[비교컨텐츠] MIPI Interface? (C-PHY Vs. D-PHY)

안녕하세요, 츄느(CHUNNEE)입니다. :)

 

모바일 디바이스의 시스템을 구현하는 데 있어서 다른 System과 인터페이스를 해야 하는 경우가 있습니다.

주변기기가 다양해짐에 따라 그들과의 호환성이 정말 중요해졌습니다.

다양한 인터페이스 중 모바일(센서), 카메라 등에 적합한 프로토콜 계층에 대해 알아보고 더 나아가 MIPI의 물리적 계층인 C-PHY, D-PHY까지 비교해보도록 하겠습니다.

 

What is the MIPI?

MIPI는 Mobile Industry Processor Interface 의 약자로 모바일 산업에서 활용되는 시스템 간의 통신으로 직역할 수 있습니다.

이 세상의 모든 디바이스들은 디바이스에 맞는 통신 규격이 있으며, 이에 따라 저전력 설계가 이루어지고 표준화를 통해 제품 복잡성과 단가도 낮추었으며, 제품의 유연성을 가져다줄 수 도 있구요.

mipi alliance CI

실제로 MIPI Alliance라는 연합을 통해 많은 기업들이 모바일 산업에 활용되는 인터페이스의 표준화 활동을 하고 있습니다.

(2003년 ARM, 인텔, 노키아, 삼성, STMicro, TI 가 모여서 MIPI alliance를 설립했고, 그 외 많은 기업(2013년, 약 265개)들이 참석 중이다.)

관련 사이트는 다음과 같다. 사이트에서는 인터페이스 개요/Specification 등 다양한 자료들을 볼 수가 있습니다. 

Interface Specifications for Mobile Products | MIPI Allliance

 

MIPI System? -> Protocol Layer? -> Physical Layer?

아래 그림은 MIPI의 시스템입니다. 스마트폰에서 볼 수 있는 다양한 기능에 대해 생각하다 보면 시스템을 이해하는 데 조금 빠를 수 있습니다. 

최근에는 자동차 부품에 관련된 표준도 만들어지면서 점점 넓어지는 활동영역을 볼 수 있습니다.
(너무 많죠?? ㅠㅠ)

MIPI System Diagram

그리고 그중 센서/카메라/이미징 장치와 관련된 프로토콜 인터페이스(파란색 박스)를 집중적으로 알아볼 필요가 있습니다.

 

CSI(Camera Serial Interface) : AP와 카메라/센서/이미징 장치를 연결하는 인터페이스 표준으로 프로세서와 모듈 간의 고속 직렬 인터페이스입니다. 현재는 CSI-2 가 모바일 업계에서 가장 많이 사용됩니다. 

가장 큰 장점은 High performance, Low power , Low EMI이며, 이는 특히 발열과 배터리 용량이 제한적인 모바일 디바이스에는 저전력이 굉장히 중요한 특징입니다. 

 

MIPI spec. 개략적인 소개

Physical Layer : D-PHY , C-PHY , M-PHY

MIPI에서의 다양한 Spec. 중 물리 계층 인터페이스는 3가지가 대표적입니다.

각 계층별로 클럭 방법, 채널 보상, 핀 수, 최대 진폭, 데이터 전송속도 및 형식, 포트 당 대역폭 등 차이가 있고 서로 다른 어플리케이션에 사용되기도 합니다.

 

(요약)

D-PHY : 2009년 소개, D는 로마 숫자로 500을 뜻하며 데이터 전송 속도인 500 Mbps를 염두에 두고 만들어졌음. 디스플레이와 카메라를 위해 지원하고, 고속 데이터 전송을 위한 클럭 신호를 전송하기 위해 클럭 시스템을 관리함.

 

C-PHY : 2014년 소개, D-PHY를 개선했음, 클럭은 별도의 레인이 없고 전송되는 데이터에 임베디드 된 방식, 디스플레이보다는 카메라를 위한 PHY으로 주로 활용됨.

 

M-PHY : 2011년 소개, 스토리지나 RF부품을 위해 사용됨, 데이터에 포함시켜 전송되는 클럭 임베디드 방식, 양방향 송수신도 가능함. 

끝으로 비교표를 통해 한눈에 알아볼 수도 있습니다.

 

	D-PHY v1.2	C-PHY v1.0
우위(C-PHY > D-PHY)	- Data 전송속도 - Lower toggling freq. - Reducing power - Embedded clk으로 인한 flexibility
고속 신호 전송시 CLK	DDR Source Sync CLK(별도의 클럭 라인)	Embedded CLK
채널 보상	Data skew ctrl relative to clk	3 phase driver(encodding to reduce data toggle rate)
최소 구성과 핀 수	1 data lane + 1 clk, 4pins	1 data lane, 3pins
Tx 최대 스윙 진폭(swing amp.)	LP : 1300mV(peak) HS : 360mV(peak)	LP : 1300mV(peak) HS : 425mV(peak)
data rate per lane(High Speed)	80Mbps ~ 2.5Gbps	80Msym/s ~ 2.5Gsym/s x 2.28bits/sym, or max 5.7Gbps(레인 묶음)
data rate per lane(Low Speed)	< 10Mbps	< 10Mbps
BW per port(3 or 4 lanes)	max ~10Gbps per 4 lane port	max ~ 17.1 Gbps per 3 lane port
typical pins per port	10 (4 lanes, 1 lane clk)	9 (3 lanes)

 

최근엔 상황에 따라 combo도 활용하기도 함...